电子驱动ic供应商(图)-数字芯片设计实训-花都区数字芯片

在数字IC设计流程中，前端设计工程师，根据SPEC，完成RTL实现之后，有一步非常重要的环节，就是综合，那么什么是综合呢？

综合是一种在众多结构、速度、功能已知的逻辑单元库的基础上，以满足时序、面积、逻辑网络结构为目标的从寄存器传输级（RTL）到门级的映射方案，它将行为级描述，映射成为了要求工艺库下的，标准门单元电路的拓扑连接。

瑞泰威驱动IC厂家，是国内IC电子元器件的代理销售企业，专业从事各类驱动IC、存储IC、传感器IC、触摸IC销售，品类齐全，具备上百个型号。

尺寸缩小有其物理限制

不过，制程并不能无限制的缩小，当我们将晶体管缩小到 20 奈米左右时，就会遇到量子物理中的问题，让晶体管有漏电的现象，抵销缩小 L 时获得的效益。作为改善方式，就是导入 FinFET（Tri-Gate）这个概念，如右上图。在 Intel 以前所做的解释中，可以知道藉由导入这个技术，数字芯片设计实训，能减少因物理现象所导致的漏电现象。

（Source：www.slideshare.net）

更重要的是，藉由这个方法可以增加 Gate 端和下层的接触面积。在传统的做法中（左上图），接触面只有一个平面，但是采用 FinFET（Tri-Gate）这个技术后，接触面将变成立体，可以轻易的增加接触面积，这样就可以在保持一样的接触面积下让 Source-Drain 端变得更小，对缩小尺寸有相当大的帮助。

后，则是为什么会有人说各大厂进入 10 奈米制程将面临相当严峻的挑战，主因是 1 颗原子的大小大约为 0.1 奈米，在 10 奈米的情况下，一条线只有不到 100 颗原子，在制作上相当困难，而且只要有一个原子的缺陷，像是在制作过程中有原子掉出或是有杂质，电视数字芯片，就会产生不的现象，影响产品的良率。

如果无法想象这个难度，可以做个小实验。在桌上用 100 个小珠子排成一个 10×10 的正方形，并且剪裁一张纸盖在珠子上，接着用小刷子把旁边的的珠子刷掉，后使他形成一个 10×5 的长方形。这样就可以知道各大厂所面临到的困境，以及达成这个目标究竟是多么艰巨。

随着三星以及台积电在近期将完成 14 奈米、16 奈米 FinFET 的量产，两者都想争夺 Apple 下一代的 iPhone 芯片代工，我们将看到相当精彩的商业竞争，同时也将获得更加省电、轻薄的手机，要感谢摩尔定律所带来的好处呢。

集成电路规模的飞速增长，使得集成电路功能复杂度日益提升，一方面为信息技术产业带来了生机和活力，另一方面也产生了许多问题和挑战。集成电路的功能正确性是这些问题和挑战中的首要考虑因素，必须引起我们足够的重视。传统的功能验证主要通过验证工程师手工编写测试激励来进行，验证效率较为低下。

随着技术的发展，OVM、UVM等先进的验证方法被成功引入，扩充了验证技术库。但这些验证方法主要基于信号层级或事务层级来进行，高压数字芯片，并没有从更高层次的功能点角度去考虑验证问题。功能点的标准化概括、提取和层次分解仍然存在不足，而且测试激励需要人为去进行封装和组织，一定程度加大了验证平台搭建难度。为了弥补验证技术上在功能建模和激励自动生成上的缺陷，从不同角度去探究新的验证方法，课题组开展了相应的研究工作。

研究工作和技术进步主要包括以下几点:1、基于集成电路功能特点以及对功能规范的分析，针对集成电路功能验证需求，课题组共同创建了基于功能规范的功能模型F-M；针对该功能模型，开发出一套功能模型描述语言，并定义相应语法规则，用以描述数字系统、IP核等模块的功能行为。2、利用语言C/C++编写出解析编译器P-C，对上述功能模型语言进行解析，自动生成激励生成器和断言检测器，构建出SystemVerilog验证平台，自动产生测试激励。